如何形成理想的CPU内核（2）
调试支持在多CPU的设计调试可能是一个挑战。处理器之间相互作用产生的，是很难发现和解决问题，除非调试器可以同时执行所有的kernel.win2003故障
M4K内核基于EJTAG的调试逻辑可以应对这一挑战。首先，对M4K内核的EJTAG接口可以连接到所有的核心SoC采用菊花链链确保调试器和所有的内核调试的同时，还可以支持独立或同步启动，停止，或单步控制打印机维修培训。
另一个特征是，多个CPU的调试支持4K在CPU断点。内核已经支持CPU断点能力，可以在多个时钟周期数CPU或多个CPU的形式中的一个断点。功能是由一个小的逻辑块的控制，这决定了它的CPU可以通过另一个CPU。这种能力解决调试问题与CPU交互相关的断电是非常有用的。
这些调试功能的M4K内核可以给用户提供了易于使用的调试环境设计的多处理器SoC的全面支持，从而减少设计时间和风险。
可配置性
由于多CPU系统的效率是非常重要的，其灵活性和可配置性执行建筑解决具体应用问题的最佳解决方案也很重要。
M4K内核的MIPS科技发展最可配置内核，如图4所示，大部分的CPU模块是可选的或可配置。
乘法器可以实现高性能或最低的地区。如前所述，对登记情况的数量可配置。如果你不需要16e MIPS内核代码压缩解码器，你可以删除它。多权衡能力的调试支持只需要最少的支持，从而可以确定硬件断点的数目，或即使TAP控制器。
对于程序和数据跟踪，可以使用或不使用片上缓冲区，并且可以配置跟踪支持。可以在内部或外部内置协处理器接口逻辑。
除了内部的内核配置的M4K内核，也对存储系统的设计具有相当大的灵活性，可以使用不同的指令和数据的存储空间，支持哈佛系统，而后者使用非常低的延迟同步SRAM接口，高效的内存访问。界面支持单循环或多循环处理支持8位、16位、32位外设的接口，也可以使用相同的低延迟接口的共享内存系统，将指令和数据空间的建立。
此外，从SRAM接口电子商务系统的逻辑可以支持现有的周边应用基于MIPS32 4K，4ke或5k MIPS64内核系统。
此桥支持低延迟内存，以确保高性能的本地内存访问，并且还可以连接传统的基于MIPS的CPU子系统。
多CPU系统
系统可以用多个CPU内核做什么如图5所示，网络存储系统可以使用多核从主处理器卸载特定的功能，如系统20kc。通过增加CPU的网络接口，我们可以实现更先进的功能，如滤波、L2或L3协议响应，分割和重组的外设，使主CPU可以处理更先进的协议或管理功能。
同样的，使用一个或多个M4K内核加速器（如TCP卸载），我们可以将特殊的高性能功能从主处理器，同时仍保持标准的可编程器件的优势。
对多CPU系统设计的另一个常见的例子是一个线路卡。它可能是一个网络的路由器，或者它可能是一个DSLAM或无线基站。在这些例子中，一个并行CPU子系统，也被称为一个小型发动机，可以用于高度并行的应用提供了巨大的整体性能，如二级处理，数据包分类，过滤，或标记的管理。在这个例子中，主处理器主要用于处理异常。这种方法存在很多的变化，它不仅可以用于并行处理也为处理器流水线或并行处理器流水线。
多CPU的设计越来越受到芯片设计师，因为它可以提供可扩展性和可编程性，可以满足许多自然分区在网络和其他嵌入式系统的设计。对于大多数的SoC设计在多CPU的设计并非没有挑战，但这些挑战可以通过CPU内核解决。MIPS32 M4K是优化处理的解决方案之一。